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【崗位職責】：
1. 根據項目要求參與模塊SPEC的制定；
2. 使用Verilog語言實現模塊級的電路功能；
3. 參與模塊級的RTL仿真，達成功能指標要求；
4. 參與模塊級的Lint、綜合等工作，確保模塊的時序、面積等符合項目要求；
5. 協助TOP層進行RTL以及POST級仿真等相關工作；
6. 制定模塊的FPGA以及ES測試SPEC，并協助FPGA以及ES測試。
【任職要求】：
1. 集成電路工程、微電子、電子科學與技術等相關專業，碩士及以上學歷或本科有相關工作經驗；
2. 熟練使用Verilog硬件開發語言以及UVM硬件驗證語言，熟悉EDA工具；
3. 熟悉邏輯仿真以及調試工具的使用，如Vim/Gvim、Verdi、VCS；
4. 具有一定的集成電路設計項目經驗，具有流片成功經驗者優先；
5. 具有閱讀英語技術資料的能力；
6. 了解上層C語言及腳本語言，如Perl、Make、TCL；
7. 了解ARM(CPU、AXI、AHB)、PCIe、STA、NAND、DRAM、SMB、SPI、UART、JTAG協議者優先；
8. 工作認真細致、責任心強、具有良好的溝通能力以及學習能力、為人正直誠信、較強的協調能力，以及團隊合作意識。